写作缘由与编写过程
我于2014年开始着手编写关于CMOS集成电路制造工艺、闩锁效应和ESD电路设计方面的图书，历时四年有余，在2018年完成了所有内容的谋篇布局、收集素材和编写工作，因为内容过于庞大，牵扯的知识面太广，所以后期决定把这一系列的内容改编成 “CMOS集成电路三部曲”，主要内容分别是 “CMOS集成电路制造工艺”“CMOS集成电路闩锁效应”和 “CMOS集成电路ESD电路设计”。2018年8月，第一本书《集成电路制造工艺与工程应用》出版，在读者中获得了不错的反响。第二本书就是本书——《CMOS集成电路闩锁效应》。第三本书是关于CMOS集成电路ESD电路设计的内容，书名和具体的出版时间还没有定。
2010年11月，我加入晶门科技有限公司负责工艺和闩锁效应等方面的工作，因为当时我刚工作两年多，知识面比较窄，对闩锁效应的认知只停留在概念层面，对于实际芯片闩锁效应的触发方式、测试方法、物理机理和改善方法知之甚少，所以短期内提高自己集成电路闩锁效应的知识成为首要任务。我从那时开始收集和阅读一些关于闩锁效应的论文和书籍，但是当时市面上并没有实用性很强的系统介绍闩锁效应的论文和书籍，所以只能从极个别的论文和书籍中吸取零散的知识。其中，给我印象最深的是R.R.特劳特曼编写的《CMOS技术中的闩锁效应 问题及其解决方法》一书，该书在闩锁效应的触发方式和改善措施方面总结得非常好，给了我很大启发和帮助，使我受益匪浅。在后期的工作中，我不断尝试各种验证闩锁效应的测试电路，以及分析各种芯片闩锁效应失效的案例，并尝试利用闩锁效应的基本理论解释实际案例。在多年的芯片项目和案例分析中，我对闩锁效应的理论认识不断加深，逐渐形成了一套与实际应用相结合的闩锁效应理论和分析方法，便有了把这套理论和方法编写成书的想法。
《CMOS集成电路闩锁效应》的整个编写过程不是按目前的成书章节顺序进行的，目前的章节顺序是按读者的阅读习惯和介绍闩锁效应的一般逻辑顺序进行排布的。最初的内容大体架构可分成四大部分，它们的内容和顺序如下：
第一部分内容包含闩锁效应发生的背景、寄生双极型晶体管的理论、闩锁效应的触发方式和改善闩锁效应的方法，该部分内容是闩锁效应的入门内容，即本书的第1章 “引言”、第2章 “CMOS集成电路寄生双极型晶体管”、第4章 “闩锁效应的物理分析”和第8章“闩锁效应的改善方法”。
第二部分内容包含从应用层介绍闩锁效应的设计规则并进行实例分析，该部分内容是闩锁效应的进阶内容，即本书的第9章 “闩锁效应的设计规则”和第10章 “闩锁效应的实例分析”。
第三部分内容包含闩锁效应的分析方法、标准及测试方法、利用闩锁效应的定性分析方法分析实际项目和触发闩锁效应的必要条件，该部分内容是闩锁效应的高级内容，即本书的第3章 “闩锁效应的分析方法”、第5章 “闩锁效应的业界标准和测试方法”、第6章 “定性分析闩锁效应”和第7章 “触发闩锁效应的必要条件”。掌握了该部分内容的读者已经是闩锁效应的专业工程人员了。
第四部分内容只包含第11章 “寄生器件的ESD应用”，介绍寄生NPN和PNPN结构在ESD方面的应用，这部分内容是闩锁效应的扩展内容，掌握了该部分内容的读者可以把自己的技能向着ESD电路设计方向发展。
在上述的基础上，《CMOS集成电路闩锁效应》的具体编写过程如下：
第一部分第一步：编写第1章的内容，这章内容有一些来自本人已出版的《集成电路制造工艺与工程应用》的第1章。1.1节介绍闩锁效应出现的背景，目的是引出闩锁效应。该节内容主要介绍集成电路制造工艺是如何从双极型工艺技术一步一步发展到CMOS工艺技术，首先从双极型工艺技术到PMOS工艺技术，再到NMOS工艺技术。在功耗方面，双极型工艺技术和NMOS工艺技术都遇到了功耗问题，最后引出低功耗的CMOS工艺技术，而CMOS工艺技术中固有的寄生NPN和PNP会相互耦合形成PNPN结构，在一定条件下PNPN结构会被触发形成低阻通路，产生大电流和高温烧毁集成电路。1.2节介绍闩锁效应的研究概况，包括为了改善集成电路闩锁效应问题的技术，例如重掺杂外延埋层工艺降低衬底等效电阻，双阱CMOS可以分别调节NW和PW的掺杂浓度降低它们的等效电阻，深沟槽隔离技术降低寄生双极型晶体管的放大系数，倒阱工艺技术降低生双极型晶体管的放大系数和降低衬底等效电阻等。
第一部分第二步：编写第2章的内容。2.1节是双极型晶体管原理，主要介绍双极型晶体管的工作原理，该节内容是闩锁效应物理分析的基础。2.2节介绍CMOS集成电路中阱等效电阻和寄生PNPN结构，目的是让读者理解CMOS集成电路中寄生PNPN结构是如何形成的，以及理解等效电路架构。
第一部分第三步：编写第4章的内容。4.1节主要介绍闩锁效应的触发机理分类，闩锁效应主要是由于PW或者NW衬底电流在阱等效电阻上形成欧姆压降导通寄生NPN或者PNP触发的。4.2节主要介绍闩锁效应的触发方式，例如输出或者输入管脚的浪涌信号引起PN结导通、电源管脚的浪涌信号引起击穿或者穿通、电源上电顺序引起的闩锁效应、场区寄生MOSFET、光生电流 和NMOS热载流子注入等。
第一部分第四步：编写第8章的内容，即闩锁效应的改善方法。避免触发CMOS集成电路中寄生PNPN或者NPN结构进入低阻闩锁态的措施，实际就是保持它们工作在高阻阻塞态的安全区。通常有三种方式实现这个目的：第一种是合理的版图布局设计；第二种是抗闩锁的工艺技术；第三种是合理的电路设计。工程技术人员可以根据实际需求选择合适的改善闩锁效应的方式。
第二部分第一步：编写第9章的内容。以某集成电路芯片制造企业0.18μm 1.8V/3.3V CMOS工艺技术平台的闩锁效应设计规则为例，通过简单分析这些设计规则的原理和作用，从而了解实际工艺中是如何制定闩锁效应设计规则的。闩锁效应设计规则可以分为两种：一种是针对IO电路（输入、输出和输入/输出电路）的设计规则，另一种是针对内部电路的设计规则。通过简单介绍这些闩锁效应的设计规则，希望读者能对设计工艺的闩锁效应设计规则有一个简单的认识。
第二部分第二步：编写第10章的内容。从CMOS工艺集成电路闩锁效应的实际案例入手，侧重介绍输出电路18V PMOS与18V NMOS之间的闩锁效应、内部电路5V PMOS与5V NMOS之间的闩锁效应、ISO_DNW与40V PMOS之间的闩锁效应等，同时分析这些案例发生闩锁效应的物理机理。希望读者能对芯片发生闩锁效应的实际情况有一个初步了解，能把理论知识与实际案例结合起来。
第三部分第一步：编写第3章的内容。3.1节介绍如何利用传输线脉冲技术和直流测量技术研究闩锁效应。传输线脉冲技术是通过TLP测量仪器测量CMOS寄生PNPN结构的I-V曲线，通过I-V曲线研究PNPN结构的特性；直流测量技术是通过加载直流电压源，利用电流和电压测量仪器测量CMOS寄生PNPN结构的I-V曲线，也是通过I-V曲线研究PNPN结构的特性。3.2节介绍两种基本闩锁效应，分别是寄生PNPN结构和寄生NPN的I-V曲线的物理分析。
第三部分第二步：编写第5章的内容。在第3章中已经介绍了两种方式可以触发CMOS工艺集成电路闩锁效应：第一种是出现瞬态激励电压大于等于Vt1，称为电压触发；第二种是出现瞬态激励电流大于等于自持电流Ih，称为电流触发。闩锁效应的测试方法和条件是依据这两种触发方式而建立的，闩锁效应的测试方式也分两种：第一种是电压激励测试，称为电源过电压测试V-test；第二种是电流激励测试，称为过电流测试I-test。还介绍了如何对与无源元件相连的特殊管脚进行适当的测试，以及闩锁失效判断和实际测试的案例。
第三部分第三步：编写第6章的内容。介绍如何利用闩锁效应的业界标准对某个特定工艺平台进行分析。希望透过本章内容让读者对实际工艺的闩锁效应有进一步的了解，并可以以该工艺技术平台为基础，把这种分析方法应用到所有的工艺技术平台中，从而达到触类旁通的效果。
第三部分第四步：编写第7章的内容。要触发CMOS工艺集成电路中寄生PNPN结构进入低阻闩锁态，除了物理条件，例如回路增益βnβp＞1、阱等效电阻Rn和Rp足够大、形成低阻通路等，还要考虑电路偏置条件，例如电源电压大于自持电压、瞬态激励足够大和适合的偏置条件等，合适的物理条件，再加上合理的电路偏置条件才能触发PNPN结构的闩锁效应。
第四部分：编写第11章的内容。CMOS集成电路中的寄生NPN和寄生PNPN结构的低阻闩锁态可以提供低阻通路，通过合理的设计可以把寄生NPN和寄生PNPN结构用于ESD电路设计。ESD NMOS主要依靠自身寄生NPN提供ESD电流泄放通路，而寄生PNPN结构具有最大单位面积的ESD通路能力。
本书的编写过程并不是一气呵成的，编写期间修修补补，几经波折，数易书稿，所有的付出都是希望本书的内容尽量翔实和实用。分享本书的编写过程给大家，是为了给大家一个参照，让大家可以根据实际需要去阅读相关章节的内容，并能快速读懂本书。本书旨在向从事半导体行业的朋友介绍CMOS集成电路闩锁效应，向大家提供一本简单易懂并能解决实际工程问题的工具书。
温德通
2020年2月